RANGKAIAN FF T

RANGKAIAN FLIP FLOP JK

RANGKAIAN FF D

RANGKAIAN FLIP-FLOP D

RANGKAIAN FLIP-FLOP D DENGAN ENABLE/CLOCK

Gambar diatas memperlihatkan Data flip-flop yang dilengkapi denganmasukan enable/clock. Fungsi input enable/clock diatas adalah untuk menahan data masukan pada jalur Data (input D) agar tidak diteruskan ke rangkaian RS flip-flop. Prinsip kerja dari rangkaian Data flip-flop dengan clock diatas adalahsebagai berikut.

1 .Apabila input clock berlogika 1 “High” maka input pada jalur data akan di teruskan ke rangkaian RS flip flop, dimana pada saat input jalur Data 1 “High” maka kondisi tersebut adalah Set Q menjadi 1 “High” dan pada saat jalur Data diberikan input 0 “Low” maka kondisi yang terjadi adala Reset Q menjadi 0 “Low”.

2. Kemudian Pada saat input Clock berlogika rendah maka data output pada jalur Q akan ditahan (memori 1 bit) walaupun logika pada jalur input Data berubah. Kondisi inilah yang disebut sebagai dasar dari memor 1 bit.

Untuk lebih jelasnya dapat dilihat pada tabel Data flip-flop berikut.

RANGKAIN FLIP - FLOP RS

JIKA R= 0 MAKA KEDUA LAMPU AKAN HIDUP BERGANTIAN (KELAP-KELIP)

JIKA R= 0,S= 1 DAN Q'= 0 MAKA SALAH SATU LAMPU AKAN HIDUP

JIKA R= 1, S= 0 MAKA Q= 0, Q'= 1 MAKA SALAH SATU LAMPU AKAN HIDUP

JIKA R= 1, S= 1 MAKA Q= 0, Q'= 0

RANGKAIAN FLIP FLOP CRS